Posts

SystemVerilog package에 공통 type과 상수를 정의하고, scoped import와 compile order를 관리하는 기본 예제입니다.

• SystemVerilog
• Package
• RTL

Verilog case와 if-else의 선택 기준, 조합 블록의 기본 할당, default branch로 latch를 피하는 방법을 정리합니다.

• Verilog
• RTL
• Synthesis

Verilog의 * 연산자는 합성 가능하지만 DSP 사용 여부와 결과 폭은 operand, FPGA 자원과 synthesis 설정을 확인해야 합니다.

• Verilog
• Synthesis
• DSP
• FPGA

Sized literal, signed 선언, 부호 확장과 잘림을 확인해 Verilog 산술에서 의도한 값과 폭을 유지하는 방법입니다.

• Verilog
• SystemVerilog
• Signed
• RTL

재사용 모듈의 폭과 설정값은 parameter로 노출하고, 인스턴스에서는 이름이 있는 parameter override를 사용하는 기준입니다.

• Verilog
• SystemVerilog
• Parameter
• RTL

Vivado에서 추론형 RAM, XPM_MEMORY_SPRAM, Block Memory Generator의 역할을 구분하고 COE 초기값을 적용하는 방법입니다.

• Vivado
• COE
• Block Memory
• FPGA

Vivado FIFO Generator에서 데이터 폭과 깊이, reset, status 옵션을 확인하고 8-bit × 1024-entry FIFO를 구성하는 기준입니다.

• Vivado
• FIFO
• FPGA

Vivado 7 Series 설계에서 CONFIG_MODE, SPI_BUSWIDTH, CONFIGRATE를 설정하고 write_cfgmem으로 SPIx4 MCS 파일을 만드는 방법입니다.

• Vivado
• MCS
• SPIx4
• FPGA

Nexys A7의 USB-UART를 Windows COM 포트와 Tera Term에 연결하고 baud rate와 8N1 설정을 맞추는 순서를 정리합니다.

• Nexys A7
• UART
• Tera Term
• FPGA

Vivado Generate Bitstream부터 Hardware Manager의 Auto Connect와 Program Device까지 Nexys A7 FPGA를 programming하는 순서를 정리합니다.

• Vivado
• Bitstream
• Nexys A7
• FPGA