태그: FPGA

2026-10-06 Tcl 명령을 여러 줄로 나눠 작성하는 방법 Tcl에서 백슬래시 줄 연결과 중괄호로 묶은 script body의 차이를 구분해 여러 줄 명령을 작성합니다. 2026-09-30 Tcl 리스트에서 여러 값을 안전하게 제외하는 방법 제외할 값 목록을 순회하며 원본 Tcl 리스트의 일치 항목을 빼고 나머지 순서와 중복을 유지합니다. 2026-09-24 비동기 reset은 왜 해제할 때 동기화해야 할까 비동기 reset은 즉시 assert하고 각 clock domain에서 deassert를 동기화해 reset recovery/removal 문제를 줄입니다. 2026-09-18 AXI4 burst에서 AxSIZE와 AxLEN 계산하기 AxSIZE는 beat당 byte 수의 log2, AxLEN은 beat 수 minus one이며 bus width와 4KB boundary 제약도 확인해야 합니다. 2026-08-31 Verilog 곱셈 연산자 *는 FPGA에서 어떻게 합성될까 Verilog의 * 연산자는 합성 가능하지만 DSP 사용 여부와 결과 폭은 operand, FPGA 자원과 synthesis 설정을 확인해야 합니다. 2026-08-25 SystemVerilog 배열을 flat bus로 묶고 byte slice 선택하기 배열 원소를 고정 폭 flat bus에 매핑하고 indexed part-select의 +: 문법으로 byte 단위 slice를 선택합니다. 2026-08-01 WaveDrom으로 clock과 bus timing diagram 그리기 WaveDrom Editor에서 WaveJSON으로 clock, control, bus 값을 표현하고 diagram을 확인하는 짧은 예제입니다. 2026-07-22 Vivado에서 MCS 파일을 SPIx4로 만드는 방법 Vivado 7 Series 설계에서 CONFIG_MODE, SPI_BUSWIDTH, CONFIGRATE를 설정하고 write_cfgmem으로 SPIx4 MCS 파일을 만드는 방법입니다. 2026-07-22 Vivado FPGA 내부 RAM 구성과 COE 초기화 방법 Vivado에서 추론형 RAM, XPM_MEMORY_SPRAM, Block Memory Generator의 역할을 구분하고 COE 초기값을 적용하는 방법입니다. 2026-07-22 Windows에서 Nexys A7 UART를 Tera Term으로 확인하는 방법 Nexys A7의 USB-UART를 Windows COM 포트와 Tera Term에 연결하고 baud rate와 8N1 설정을 맞추는 순서를 정리합니다. 2026-07-20 Windows에 AMD Vivado를 설치하는 방법 AMD 공식 다운로드 페이지에서 Windows용 Vivado installer를 받고 필요한 FPGA device family만 선택해 설치하는 순서를 정리합니다. 2026-07-20 Vivado에서 Nexys A7 bitstream을 생성하고 FPGA에 올리는 방법 Vivado Generate Bitstream부터 Hardware Manager의 Auto Connect와 Program Device까지 Nexys A7 FPGA를 programming하는 순서를 정리합니다. 2026-07-20 Vivado FIFO Generator에서 8-bit, 1024-depth FIFO 설정하기 Vivado FIFO Generator에서 데이터 폭과 깊이, reset, status 옵션을 확인하고 8-bit × 1024-entry FIFO를 구성하는 기준입니다. 2026-07-18 Vivado에서 Nexys A7 핀을 XDC로 할당하는 방법 Vivado 프로젝트에 XDC constraint 파일을 만들고 Nexys A7의 PACKAGE_PIN, IOSTANDARD, clock을 할당하는 순서를 정리합니다. 2026-07-14 Verilog blocking과 non-blocking은 언제 나눠 써야 하나 Verilog 조합회로에는 blocking 할당을, clock 기반 순차회로에는 non-blocking 할당을 사용하는 이유와 주의점을 정리합니다.