Tag: FPGA

Tcl에서 백슬래시 줄 연결과 중괄호로 묶은 script body의 차이를 구분해 여러 줄 명령을 작성합니다.

• Tcl
• FPGA
• SDC
• Automation

제외할 값 목록을 순회하며 원본 Tcl 리스트의 일치 항목을 빼고 나머지 순서와 중복을 유지합니다.

• Tcl
• List
• FPGA
• Automation

비동기 reset은 즉시 assert하고 각 clock domain에서 deassert를 동기화해 reset recovery/removal 문제를 줄입니다.

• FPGA
• Reset
• CDC
• SystemVerilog

AxSIZE는 beat당 byte 수의 log2, AxLEN은 beat 수 minus one이며 bus width와 4KB boundary 제약도 확인해야 합니다.

• AXI4
• FPGA
• RTL
• SoC

WaveDrom Editor에서 WaveJSON으로 clock, control, bus 값을 표현하고 diagram을 확인하는 짧은 예제입니다.

• WaveDrom
• Timing Diagram
• FPGA

배열 원소를 고정 폭 flat bus에 매핑하고 indexed part-select의 +: 문법으로 byte 단위 slice를 선택합니다.

• SystemVerilog
• Array
• RTL
• FPGA

Verilog의 * 연산자는 합성 가능하지만 DSP 사용 여부와 결과 폭은 operand, FPGA 자원과 synthesis 설정을 확인해야 합니다.

• Verilog
• Synthesis
• DSP
• FPGA

Vivado에서 추론형 RAM, XPM_MEMORY_SPRAM, Block Memory Generator의 역할을 구분하고 COE 초기값을 적용하는 방법입니다.

• Vivado
• COE
• Block Memory
• FPGA

Vivado FIFO Generator에서 데이터 폭과 깊이, reset, status 옵션을 확인하고 8-bit × 1024-entry FIFO를 구성하는 기준입니다.

• Vivado
• FIFO
• FPGA

Vivado 7 Series 설계에서 CONFIG_MODE, SPI_BUSWIDTH, CONFIGRATE를 설정하고 write_cfgmem으로 SPIx4 MCS 파일을 만드는 방법입니다.

• Vivado
• MCS
• SPIx4
• FPGA