Tag: SystemVerilog

Verilog mode AUTO_TEMPLATE에서 SystemVerilog '0로 입력을 tie-off하고 미사용 출력은 구분된 net에 연결합니다.

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• Verilog mode
• AUTO_TEMPLATE
• SystemVerilog

find로 HDL 파일을 모아 정렬하고, shell 옵션으로 선택한 filelist를 도구에 전달하는 기본 패턴입니다.

• Verilog
• SystemVerilog
• Filelist
• Shell

동기화된 level 신호의 이전 값을 저장해 rising edge에 한 cycle 동안 유지되는 pulse를 만드는 방법입니다.

• SystemVerilog
• Edge Detection
• Clock Domain
• RTL

비동기 reset은 즉시 assert하고 각 clock domain에서 deassert를 동기화해 reset recovery/removal 문제를 줄입니다.

• FPGA
• Reset
• CDC
• SystemVerilog

배열 원소를 고정 폭 flat bus에 매핑하고 indexed part-select의 +: 문법으로 byte 단위 slice를 선택합니다.

• SystemVerilog
• Array
• RTL
• FPGA

SystemVerilog package에 공통 type과 상수를 정의하고, scoped import와 compile order를 관리하는 기본 예제입니다.

• SystemVerilog
• Package
• RTL

Sized literal, signed 선언, 부호 확장과 잘림을 확인해 Verilog 산술에서 의도한 값과 폭을 유지하는 방법입니다.

• Verilog
• SystemVerilog
• Signed
• RTL

재사용 모듈의 폭과 설정값은 parameter로 노출하고, 인스턴스에서는 이름이 있는 parameter override를 사용하는 기준입니다.

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• SystemVerilog
• Parameter
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