태그: SystemVerilog

2026-10-20 UVM sequence와 driver 사이에서 response를 주고받는 방법 UVM sequence의 body task에서 요청을 보내고 driver의 item_done(response)로 읽기 결과를 돌려받는 기본 흐름입니다. 2026-10-18 Emacs Verilog mode AUTO_TEMPLATE로 입력 tie-off하기 Verilog mode AUTO_TEMPLATE에서 SystemVerilog '0로 입력을 tie-off하고 미사용 출력은 구분된 net에 연결합니다. 2026-10-12 Verilog와 SystemVerilog filelist를 find로 만드는 방법 find로 HDL 파일을 모아 정렬하고, shell 옵션으로 선택한 filelist를 도구에 전달하는 기본 패턴입니다. 2026-09-24 비동기 reset은 왜 해제할 때 동기화해야 할까 비동기 reset은 즉시 assert하고 각 clock domain에서 deassert를 동기화해 reset recovery/removal 문제를 줄입니다. 2026-09-12 SystemVerilog에서 rising edge를 한 clock pulse로 만들기 동기화된 level 신호의 이전 값을 저장해 rising edge에 한 cycle 동안 유지되는 pulse를 만드는 방법입니다. 2026-09-06 SystemVerilog package를 공유할 때 compile order 확인하기 SystemVerilog package에 공통 type과 상수를 정의하고, scoped import와 compile order를 관리하는 기본 예제입니다. 2026-08-25 SystemVerilog 배열을 flat bus로 묶고 byte slice 선택하기 배열 원소를 고정 폭 flat bus에 매핑하고 indexed part-select의 +: 문법으로 byte 단위 slice를 선택합니다. 2026-08-19 Verilog parameter는 named override로 지정하고 defparam은 피하기 재사용 모듈의 폭과 설정값은 parameter로 노출하고, 인스턴스에서는 이름이 있는 parameter override를 사용하는 기준입니다. 2026-08-13 Verilog 숫자 literal과 signed vector의 폭 확인하기 Sized literal, signed 선언, 부호 확장과 잘림을 확인해 Verilog 산술에서 의도한 값과 폭을 유지하는 방법입니다.