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Verilog mode AUTO_TEMPLATE에서 SystemVerilog '0로 입력을 tie-off하고 미사용 출력은 구분된 net에 연결합니다.

• Emacs
• Verilog mode
• AUTO_TEMPLATE
• SystemVerilog

find로 HDL 파일을 모아 정렬하고, shell 옵션으로 선택한 filelist를 도구에 전달하는 기본 패턴입니다.

• Verilog
• SystemVerilog
• Filelist
• Shell

동기화된 level 신호의 이전 값을 저장해 rising edge에 한 cycle 동안 유지되는 pulse를 만드는 방법입니다.

• SystemVerilog
• Edge Detection
• Clock Domain
• RTL

Tcl에서 백슬래시 줄 연결과 중괄호로 묶은 script body의 차이를 구분해 여러 줄 명령을 작성합니다.

• Tcl
• FPGA
• SDC
• Automation

제외할 값 목록을 순회하며 원본 Tcl 리스트의 일치 항목을 빼고 나머지 순서와 중복을 유지합니다.

• Tcl
• List
• FPGA
• Automation

비동기 reset은 즉시 assert하고 각 clock domain에서 deassert를 동기화해 reset recovery/removal 문제를 줄입니다.

• FPGA
• Reset
• CDC
• SystemVerilog

AxSIZE는 beat당 byte 수의 log2, AxLEN은 beat 수 minus one이며 bus width와 4KB boundary 제약도 확인해야 합니다.

• AXI4
• FPGA
• RTL
• SoC

간단한 HDL testbench와 Python cocotb 중 선택하는 기준, 현재 cocotb 2.x의 기본 test 구성과 검증 순서를 정리합니다.

• Verilog
• cocotb
• Testbench
• Simulation

WaveDrom Editor에서 WaveJSON으로 clock, control, bus 값을 표현하고 diagram을 확인하는 짧은 예제입니다.

• WaveDrom
• Timing Diagram
• FPGA

배열 원소를 고정 폭 flat bus에 매핑하고 indexed part-select의 +: 문법으로 byte 단위 slice를 선택합니다.

• SystemVerilog
• Array
• RTL
• FPGA