DevBJ Category: FPGA/ASIC
FPGA/ASIC 카테고리에 작성된 글 목록입니다.
FPGA/ASIC Roadmap
Verilog RTL을 작성하고 simulation과 synthesis 결과를 확인할 때 다시 찾는 기준을 순서대로 정리합니다.
문법을 길게 설명하지 않고, 코드가 어떤 시점에 값을 바꾸며 어떤 회로로 합성되는지 확인하는 글을 묶어둡니다.
Verilog RTL 기본
- Verilog blocking과 non-blocking은 언제 나눠 써야 하나
조합회로와 순차회로에서 blocking과 non-blocking 할당을 나누는 기준입니다.
Advertisement