Category: FPGA/ASIC

FPGA/ASIC Roadmap

Verilog RTL을 작성하고 simulation과 synthesis 결과를 확인할 때 다시 찾는 기준을 순서대로 정리합니다.

문법을 길게 설명하지 않고, 코드가 어떤 시점에 값을 바꾸며 어떤 회로로 합성되는지 확인하는 글을 묶어둡니다.

Vivado 보드 시작

1. Windows에 AMD Vivado를 설치하는 방법

   AMD 공식 installer에서 Vivado와 사용할 FPGA device family를 골라 Windows에 설치합니다.

2. Vivado에서 Nexys A7 핀을 XDC로 할당하는 방법

   Vivado 프로젝트에 XDC 파일을 추가하고 Nexys A7의 클럭과 입출력 핀을 연결합니다.

3. Vivado에서 Nexys A7 bitstream을 생성하고 FPGA에 올리는 방법

   Vivado에서 bitstream을 생성하고 Hardware Manager로 Nexys A7 FPGA를 program합니다.

4. Windows에서 Nexys A7 UART를 Tera Term으로 확인하는 방법

   Windows에서 Nexys A7의 USB-UART COM 포트를 찾고 Tera Term으로 수신을 확인합니다.

Verilog RTL 기본

1. Verilog blocking과 non-blocking은 언제 나눠 써야 하나

   조합회로와 순차회로에서 blocking과 non-blocking 할당을 나누는 기준입니다.

Vivado 보드와 메모리

1. Vivado에서 MCS 파일을 SPIx4로 만드는 방법

   Vivado bitstream의 SPI bus width와 configuration clock을 설정하고 SPIx4 MCS 파일을 만듭니다.

2. Vivado Block Memory를 COE 파일로 초기화하는 방법

   COE 파일을 만들고 Vivado Block Memory Generator의 초기값으로 연결합니다.

최근 글

• FPGA/ASIC

  22 Jul, 2026

  Vivado Block Memory를 COE 파일로 초기화하는 방법

  memory_initialization_radix와 memory_initialization_vector를 사용해 COE 파일을 만들고 Vivado Block Memory Generator에 적용하는 방법입니다.

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  • COE
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  22 Jul, 2026

  Vivado에서 MCS 파일을 SPIx4로 만드는 방법

  Vivado 7 Series 설계에서 CONFIG_MODE, SPI_BUSWIDTH, CONFIGRATE를 설정하고 write_cfgmem으로 SPIx4 MCS 파일을 만드는 방법입니다.

  • Vivado
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  22 Jul, 2026

  Windows에서 Nexys A7 UART를 Tera Term으로 확인하는 방법

  Nexys A7의 USB-UART를 Windows COM 포트와 Tera Term에 연결하고 baud rate와 8N1 설정을 맞추는 순서를 정리합니다.

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  Updated: 22 Jul, 2026

  Vivado에서 Nexys A7 bitstream을 생성하고 FPGA에 올리는 방법

  Vivado Generate Bitstream부터 Hardware Manager의 Auto Connect와 Program Device까지 Nexys A7 FPGA를 programming하는 순서를 정리합니다.

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  20 Jul, 2026

  Windows에 AMD Vivado를 설치하는 방법

  AMD 공식 다운로드 페이지에서 Windows용 Vivado installer를 받고 필요한 FPGA device family만 선택해 설치하는 순서를 정리합니다.

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  Updated: 20 Jul, 2026

  Vivado에서 Nexys A7 핀을 XDC로 할당하는 방법

  Vivado 프로젝트에 XDC constraint 파일을 만들고 Nexys A7의 PACKAGE_PIN, IOSTANDARD, clock을 할당하는 순서를 정리합니다.

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  Updated: 14 Jul, 2026

  Verilog blocking과 non-blocking은 언제 나눠 써야 하나

  Verilog 조합회로에는 blocking 할당을, clock 기반 순차회로에는 non-blocking 할당을 사용하는 이유와 주의점을 정리합니다.

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