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2026-08-31 Verilog 곱셈 연산자 *는 FPGA에서 어떻게 합성될까 Verilog의 * 연산자는 합성 가능하지만 DSP 사용 여부와 결과 폭은 operand, FPGA 자원과 synthesis 설정을 확인해야 합니다. 2026-08-07 Verilog case 문에서 default와 latch를 함께 확인하는 방법 Verilog case와 if-else의 선택 기준, 조합 블록의 기본 할당, default branch로 latch를 피하는 방법을 정리합니다.