DevBJ Category: FPGA/ASIC
FPGA/ASIC 카테고리에 작성된 글 목록입니다.
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SystemVerilog 배열을 flat bus로 묶고 byte slice 선택하기
배열 원소를 고정 폭 flat bus에 매핑하고 indexed part-select의 +: 문법으로 byte 단위 slice를 선택합니다.
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Verilog parameter는 named override로 지정하고 defparam은 피하기
재사용 모듈의 폭과 설정값은 parameter로 노출하고, 인스턴스에서는 이름이 있는 parameter override를 사용하는 기준입니다.
- FPGA/ASICUpdated:
Verilog 숫자 literal과 signed vector의 폭 확인하기
Sized literal, signed 선언, 부호 확장과 잘림을 확인해 Verilog 산술에서 의도한 값과 폭을 유지하는 방법입니다.
- FPGA/ASICUpdated:
Verilog case 문에서 default와 latch를 함께 확인하는 방법
Verilog case와 if-else의 선택 기준, 조합 블록의 기본 할당, default branch로 latch를 피하는 방법을 정리합니다.
- FPGA/ASICUpdated:
WaveDrom으로 clock과 bus timing diagram 그리기
WaveDrom Editor에서 WaveJSON으로 clock, control, bus 값을 표현하고 diagram을 확인하는 짧은 예제입니다.
- FPGA/ASICUpdated:
Verilog testbench를 시작할 때 HDL과 cocotb 중 고르는 기준
간단한 HDL testbench와 Python cocotb 중 선택하는 기준, 현재 cocotb 2.x의 기본 test 구성과 검증 순서를 정리합니다.
- FPGA/ASICUpdated:
Vivado FPGA 내부 RAM 구성과 COE 초기화 방법
Vivado에서 추론형 RAM, XPM_MEMORY_SPRAM, Block Memory Generator의 역할을 구분하고 COE 초기값을 적용하는 방법입니다.
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Vivado에서 MCS 파일을 SPIx4로 만드는 방법
Vivado 7 Series 설계에서 CONFIG_MODE, SPI_BUSWIDTH, CONFIGRATE를 설정하고 write_cfgmem으로 SPIx4 MCS 파일을 만드는 방법입니다.
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Windows에서 Nexys A7 UART를 Tera Term으로 확인하는 방법
Nexys A7의 USB-UART를 Windows COM 포트와 Tera Term에 연결하고 baud rate와 8N1 설정을 맞추는 순서를 정리합니다.
- FPGA/ASICUpdated:
Vivado에서 Nexys A7 bitstream을 생성하고 FPGA에 올리는 방법
Vivado Generate Bitstream부터 Hardware Manager의 Auto Connect와 Program Device까지 Nexys A7 FPGA를 programming하는 순서를 정리합니다.