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(Last modified) 2019-01-16

ASIC Design Tutorials - 위키사이트, 전체흐름을 살펴보자. 설계, FPGA, 검증.
HDL Based Digital Design with Programmable Logic - HDL, FPGA 등 기본하드웨어 설계 강의노트
2018-IDEC-연구원-교육 Cell-Based 설계 Flow 교육 - 동영상강의, 기본 칩 개발에 필요한 필수 기술들의 강의, 필수 시청!!

설계에 사용되는 hdl 언어(VHDL, Verilog, SystemVerilog, …) 관련 자료를 모아두자.

VHDL-Online - 위키형태의 사이트처럼 되어 있으나 깔끔하게 잘 정리되어 있다. 본좌~~
VHDL, Verilog 강의 - 독일대학의 강의자료 페이지
- localcopy : Designing with VHDL, Simulation with VHDL
VHDL Tutorial: Learn by Example - 예제를 중심, 2010 리비전된 내용.
Essential VHDL Design Examples - 시간나면 하나씩 뜯어보자
- All examples (localcopy)
8051 Synthesizable VHDL Model
VHDL verification courses - verification code 를 아주 작은 예제로 처음부터 끝까지 쉽지만 꼭 따라해야함.

EDA 툴 설치가이드 - DC, PrimeTime, NCVerilog, Formality 의 설치가이드 한글자료 모음 from IDEC
How the gate count of a design is determined? - 게이트카운트 구해보기 대략적으로 (간단하게 보통 NAND2 게이트 면적으로 나눠서 알아낸다.)
VLSI IP site - tutorial, IP, 인터뷰 방법 소개등등 많은 자료가 잘 정리되어 있음. 아래 몇개는 링크가져옴

Simulating verilog VHDL using Synopsys VCS - 칩 설계 검증 툴
VCS and coverage by Aviral Mittal - 기초적인 내용. 정리 잘되어 있음
Open Masca: Simulating mixed language HDL using VCS - 간략하게 굿.
Simulation with VCS - Synopsys 자체 자료니, 좋은 자료인듯. 원본은 어디서 찾아봐야할 듯.
RTL Simulation using Synopsys VCS - 2016버전, 너무 간단하지만 그냥 명령어 옵션 구경할 만함.
Gate-Level Simulation With Synopsys VCS Simulator Synopsys VCS Support (PDF) chapter in volume 3 of the Quartus II Development Software Handbook - 정말 좋은 자료. 방대한 양이 질리겠지만 타이밍,합성관련 정보가 짱
- (localcopy)Quartus II Development Software Handbook
연세대 한글자료 - Mixed Signal Simulation