(수정시간) 2016-08-10

ASIC

HDL

설계에 사용되는 hdl 언어(VHDL, Verilog, SystemVerilog, …) 관련 자료를 모아두자.

Verilog

VHDL

Etc

  • none

EDA Tool (Synopsys, Cadence)

Synopsys Design Compier

Synopsys VCS

반도체 일반


문의: bjnhur@gmail.com